성균관대학교 정보통신대학, 세계 최상위 반도체 회로 학회 VLSI Symposium에 논문 6편 채택

(좌: 고종환, 공배선, 박준은, 이윤명, 최재혁 교수 / 우: 2026 VLSI Symposium에 참석한 성균관대 학생들)

성균관대학교 정보통신대학 고종환, 공배선, 박준은, 이윤명, 최재혁 교수 연구팀은 반도체 설계 분야 최상위 국제학술대회인 2026 IEEE/JSAP Symposium on VLSI Technology & Circuits의 회로 설계 분야에서 총 6편의 논문을 발표했다. 이는 전 세계 대학 중 네 번째, 국내 대학 중 두 번째에 해당하는 성과로, 성균관대학교가 글로벌 반도체 설계 연구를 선도하는 주요 대학으로 자리매김하고 있음을 보여준다.

( 좌측부터 고종환, 공배선, 박준은, 이윤명, 최재혁 교수)

IEEE/JSAP Symposium on VLSI Technology & Circuits는  반도체 소자 기술과 집적회로 설계 분야의 최신 연구 성과가 발표되는 세계적 권위의 학술대회로, 매년 유수의 글로벌 반도체 기업, 대학, 연구기관의 연구자들이 참여해 차세대 반도체 기술의 방향을 논의한다. 올해 성균관대학교는 지능형 이미지 센서, 보안용 난수 생성 회로, 저전력 디지털 플립플롭, 고속 전원관리 회로, 차세대 MRAM 구동 회로 등 회로 설계 핵심 분야 전반에서 6편의 논문이 채택되며 폭넓고 균형 잡힌 연구 경쟁력을 입증했다. 

이번 성과는 정보통신대학이 지속적으로 강화해 온 반도체 회로 설계 분야의 전략적 연구 역량과 각 연구팀의 장기적인 연구개발 노력, 그리고 산업계·국내외 연구기관과의 활발한 협력의 결실이다. 특히 발표 논문들은 인공지능·센서·보안·메모리·전원관리 등 미래 반도체 시스템의 핵심 요소를 아우르고 있어, 성균관대학교의 연구가 단일 분야의 성과를 넘어 차세대 시스템 반도체 전반으로 확장되고 있음을 보여준다. 

주요 발표 논문은 다음과 같다.

 • “C6.4 All-Digital Event-based Vision Sensor with Scene Adaptive Power-Saving Pixels and Three-Layer Neural Network for Object Detection”

 - 저자: 이호욱*, 소재현*, 황찬욱, 정우성, 김기훈, 이재민, 고종환*, 최재혁* 

 - 주요 내용: 200×128 SPAD 기반 All-Digital 이벤트기반 비전 센서(EVS)에 장면 적응형 파워절감 픽셀과 3-layer SNN-BNN 객체 검출을 통합해, 불필요한 이벤트와 전력 소모를 줄이면서 관심 객체 중심의 고속 저전력 영상 인식을 검증하였다.

• “C12.2 A 0.33 pJ/b Differential CMOS Thyristor-based TRNG with PVT Tolerance and LSB Min-Entropy Preservation in 28nm Process”

 - 저자: 김재록, 서동욱, 이윤명

 - 주요 내용: 보안용 IC의 핵심 회로인 난수 발생기를 누설 전류를 이용하여 에너지 효율을 극대화하여 구현하고, post-processing이 필요 없는 우수한 난수성을 확보하면서도 공정/전압/온도 변이에 민감한 누설 전류 특성을 극복할 수 있는 설계 기법을 제안하였다.

• “C12.4 A 0.511 pJ/bit Data-Independent and Post-Processing-Free 6T-SRAM-Based TRNG Exploiting Differential Bit-Line Leakage”

 - 저자: 김정호, 박동현, 강혜리, 정민혁, 서동욱, 이경준, 이윤명

 - 주요 내용: 표준 6T SRAM의 bitline 누설전류를 활용하여 면적 부담이 작은 메모리 기반 TRNG를 구현하였다. 저장 데이터의 변경 없이 동작하면서도 데이터 패턴에 따른 성능 변화를 최소화하고, post-processing 없이 난수성을 확보함으로써 IoT 및 보안 칩에 적합한 저전력 난수 생성 기술을 제안하였다. 

• “C16.4 A 20T Low-Power Single-Phase Full-Static Contention-Free Flip-Flop with Inter-Latch Transistor Sharing”

 - 저자: 고민규*, 주보민*, 강병곤, 위운복, 김지은, 이달희, 김창범, 김하영, 백상훈, 공배선

 - 주요 내용: 모바일 전자기기용 VLSI 칩 시장의 성장에 따라 이를 위한 저전력 플립-플롭 설계가 점차 중요해지고 있는데, 본 논문에서는 Inter-Latch Transistor Sharing 기술을 최초로 제안하여 회로 구현을 위한 transistor 수를 효율적으로 감소시킴으로써, 저전력 플립-플롭의 주요 성능 지표인 전력 소모, 설계 면적, 동작 속도를 동시에 향상시켰다.

• “C22.3 A Fully Integrated, GBW-Enhanced Tri-Loop, Maximum Ripple Rejection Tracking Analog LDO Achieving Better than -25.5dB PSR Up to 1GHz and 13ns Settling Time”

 - 저자: 황윤범, 권용건, 송민규, 신성준, 안준서, 박준은

 - 주요 내용: AI 및 고성능 컴퓨팅을 위한 초고집적 SoC의 특징인 빈번한 모드 전환과 블록 간 노이즈 간섭으로 인해 LDO의 안정적 전력 공급의 중요성이 커지고 있다. 본 논문에서는 가장 큰 전원 리플 주파수를 자동으로 추종해 제거하는 최대 리플 제거(Maximum Ripple Rejection Tracking) 기법을 최초로 제안하여, 40pF의 작은 온칩 커패시터만으로 높은 PSR과 넓은 대역폭, 빠른 응답 속도, 작은 면적을 동시에 달성하였다.

• “C29.5 A 16 Mb 28 nm FD-SOI STT-MRAM Achieving 2.0 ns Read Access Time at 0.9 V via a PVT-Variation- Tolerant Dual-Reference Sensing Scheme”

 - 저자: 서동욱*, 최유진*, 김민규, 김희연, 이경준, 김재록, 김동규, 한신, 이윤명

 - 주요 내용: 차세대 메모리 MRAM에서 이중-레퍼런스 방식을 제안하여 공정/전압/온도 변이에 내성을 가지면서도 고속의 읽기 동작을 가능하게 함으로써 기존의 3ns보다 33%이상 빠른 2ns의 읽기 속도를 세계 최초로 달성하였다.